Добавление testbench'ей на языке Verilog в проект Vivado — различия между версиями
Материал из SRNS
Korogodin (обсуждение | вклад) м (Korogodin переименовал страницу Добавление testbench'ей в проект Vivado в Добавление testbench'ей на языке Verilog в проект Vivado) |
Korogodin (обсуждение | вклад) |
||
| Строка 3: | Строка 3: | ||
Пусть у нас есть дизайн для Vivado, проект которого разворачивается в соответствии со статьей [[Vivado и Git]]. Возможно, это конечный дизайн, возможно - сабмодуль для другого дизайна. Процедура добавления test bench'ей (далее TB) отличаться не будет, поэтому дальнейшее рассмотрение продолжим на примере сабмодуля imitator. | Пусть у нас есть дизайн для Vivado, проект которого разворачивается в соответствии со статьей [[Vivado и Git]]. Возможно, это конечный дизайн, возможно - сабмодуль для другого дизайна. Процедура добавления test bench'ей (далее TB) отличаться не будет, поэтому дальнейшее рассмотрение продолжим на примере сабмодуля imitator. | ||
| − | '''Задача''' - добавить TB'и для модулей imitator'а, причем они должны храниться в СКВ и быть доступны всем разработчикам. | + | '''Задача''' - добавить TB'и для модулей imitator'а, причем |
| + | * они должны храниться в СКВ и быть доступны всем разработчикам$ | ||
| + | * имеются в виду TB'и на языке Verilog для симуляторов типа Vivado Simulator, ModelSim и т.д., а не тесты на языках Си или Matlab для Verilator'а. | ||
Для конкретики, будем добавлять в дизайн imitator TB'и для двух модулей: | Для конкретики, будем добавлять в дизайн imitator TB'и для двух модулей: | ||
Версия 17:25, 4 апреля 2016
|
Пусть у нас есть дизайн для Vivado, проект которого разворачивается в соответствии со статьей Vivado и Git. Возможно, это конечный дизайн, возможно - сабмодуль для другого дизайна. Процедура добавления test bench'ей (далее TB) отличаться не будет, поэтому дальнейшее рассмотрение продолжим на примере сабмодуля imitator.
Задача - добавить TB'и для модулей imitator'а, причем
- они должны храниться в СКВ и быть доступны всем разработчикам$
- имеются в виду TB'и на языке Verilog для симуляторов типа Vivado Simulator, ModelSim и т.д., а не тесты на языках Си или Matlab для Verilator'а.
Для конкретики, будем добавлять в дизайн imitator TB'и для двух модулей:
- imichnl_synthesizer, отвечающий за фазу несущей,
- imitator_channel, являющийся топ-модулем для одного канала имитатора и включающий в себя первый модуль.
